Ändra sökning
RefereraExporteraLänk till posten
Permanent länk

Direktlänk
Referera
Referensformat
  • apa
  • harvard1
  • ieee
  • modern-language-association-8th-edition
  • vancouver
  • Annat format
Fler format
Språk
  • de-DE
  • en-GB
  • en-US
  • fi-FI
  • nn-NO
  • nn-NB
  • sv-SE
  • Annat språk
Fler språk
Utmatningsformat
  • html
  • text
  • asciidoc
  • rtf
GOI fabrication for monolithic 3D integration
KTH, Skolan för elektroteknik och datavetenskap (EECS), Elektronik.
KTH, Skolan för elektroteknik och datavetenskap (EECS), Elektronik.
KTH, Skolan för elektroteknik och datavetenskap (EECS), Elektronik.
KTH, Skolan för elektroteknik och datavetenskap (EECS), Elektronik.ORCID-id: 0000-0003-0568-0984
Visa övriga samt affilieringar
2018 (Engelska)Ingår i: 2017 IEEE SOI-3D-Subthreshold Microelectronics Unified Conference, S3S 2017, Institute of Electrical and Electronics Engineers (IEEE), 2018, Vol. 2018, s. 1-3Konferensbidrag, Publicerat paper (Refereegranskat)
Abstract [en]

A low temperature (Tmax=350 °C) process for Ge on insulator (GOI) substrate fabrication with thicknesses of less than 25 nm is reported in this work. The process is based on a single step epitaxial growth of a Ge/SiGe/Ge stack on Si, room temperature wafer bonding, and an etch-back process using Si0.5Ge0.5 as an etch-stop layer. Using this technique, GOI substrates with surface roughness below 0.5 nm, thickness nonuniformity of less than 3 nm, and residual p-type doping of less than 1016 cm-3 are achieved. Ge pFETs are fabricated (Tmax=600 °C) on the GOI wafer with 70% yield. The devices exhibit a negative threshold voltage of-0.18 V and 60% higher mobility than the SOI pFET reference devices.

Ort, förlag, år, upplaga, sidor
Institute of Electrical and Electronics Engineers (IEEE), 2018. Vol. 2018, s. 1-3
Nyckelord [en]
3D Integration, GOI, GOI MOSFET, Selective Etching, Wafer Bonding
Nationell ämneskategori
Annan teknik
Identifikatorer
URN: urn:nbn:se:kth:diva-230046DOI: 10.1109/S3S.2017.8309201Scopus ID: 2-s2.0-85047768082ISBN: 9781538637654 (tryckt)OAI: oai:DiVA.org:kth-230046DiVA, id: diva2:1216094
Konferens
2017 IEEE SOI-3D-Subthreshold Microelectronics Unified Conference, S3S 2017, Hyatt Regency San Francisco Airport Hotel Burlingame, United States, 16 October 2017 through 18 October 2017
Anmärkning

QC 20180611

Tillgänglig från: 2018-06-11 Skapad: 2018-06-11 Senast uppdaterad: 2018-06-11Bibliografiskt granskad

Open Access i DiVA

Fulltext saknas i DiVA

Övriga länkar

Förlagets fulltextScopus

Personposter BETA

Abedin, AhmadAsadollahi, AliGaridis, KonstantinosJayakumar, GaneshHellström, Per-Erik

Sök vidare i DiVA

Av författaren/redaktören
Abedin, AhmadZurauskaite, LauraAsadollahi, AliGaridis, KonstantinosJayakumar, GaneshMalm, B. GunnarHellström, Per-ErikÖstling, Mikael
Av organisationen
Elektronik
Annan teknik

Sök vidare utanför DiVA

GoogleGoogle Scholar

doi
isbn
urn-nbn

Altmetricpoäng

doi
isbn
urn-nbn
Totalt: 635 träffar
RefereraExporteraLänk till posten
Permanent länk

Direktlänk
Referera
Referensformat
  • apa
  • harvard1
  • ieee
  • modern-language-association-8th-edition
  • vancouver
  • Annat format
Fler format
Språk
  • de-DE
  • en-GB
  • en-US
  • fi-FI
  • nn-NO
  • nn-NB
  • sv-SE
  • Annat språk
Fler språk
Utmatningsformat
  • html
  • text
  • asciidoc
  • rtf