Artificial Intelligence (AI) is advancing rapidly, with neural network inference continually being optimized for high performance, compact size, and low power consumption. This progress creates diverse opportunities for integrating AI capabilities into the Reduced Instruction Set Computing - V (RISC-V) hardware ecosystem. Originating from UC Berkeley, RISC-V emphasizes a simplified Instruction Set Architecture (ISA) that enhances execution efficiency and scalability, making it suitable for the varied computational demands of neural network processing across different environments. In this research, we utilize the Spike Instruction Set Simulator (ISS) to evaluate the performance of the RISC-V architecture. We propose integrating a RISC-V core with a custom co-processor, optimizing and evaluating a Neural Processing Unit (NPU) architecture based on the RISC-V core. This evaluation uses a pre-trained neural network model provided by the Huawei HiSilicon BB IC team, aimed at efficiently executing neural networks within embedded 5G modems. The proposed architecture incorporates three types of Tightly-Coupled Memory (TCM)s to minimize data access to the main memory. Additionally, it employs a row-stationary-like data flow method within the Process Element (PE) array. This thesis details the matrix operation logic within the PE array of the RISC-V core architecture, the methods for executing and optimizing neural network models on RISC-V, and the results of our evaluations.

Artificiell intelligens (AI) går snabbt framåt, med inferens av neurala nätverk som ständigt optimeras för hög prestanda, kompakt storlek och låg strömförbrukning. Dessa framsteg skapar olika möjligheter för att integrera AI-kapacitet i ekosystemet runt RISC-V (Reduced Instruction Set Computing V). RISC-V kommer från UC Berkeley och betonar en förenklad instruk- tionsuppsättningsarkitektur (ISA) som förbättrar skalbarheten och effektivitet i exekveringen, vilket gör den lämplig för de olika beräkningskraven för neurala nätverk i olika miljöer. I denna forskning använder vi Spike Instruction Set Simulator (ISS) för att utvärdera prestandan hos RISC-V-arkitekturen. Vi föreslår att integrera en RISC-V-kärna med en anpassad co-processor, optimera och utvärdera en neural processing unit (NPU)-arkitektur baserad på RISC-V-kärnan. Denna utvärdering använder ett förtränat neuralt nät som tillhandahålls av Huawei HiSilicon BB IC-teamet, och syftar till att effektivt köra neurala nätverk inom inbyggda 5G-modem. Den föreslagna arkitekturen innehåller tre typer av tätt kopplade minnen (TCM) för att minimera antalet accesser till huvudminnet. Dessutom använder den ett radstationär-liknande dataflöde inom PE-Arrayen (Processing Element Array). Artikeln beskriver logiken för matrisoperationer inom PE-arrayen, metoderna för att exekvera och optimera neurala nätverk på RISC-V, och resultaten av våra utvärderingar.